Процессорный модуль предназначен для установки в бортовые системы управления, системы регулирования и системы диагностики силовых установок самолетов следующих поколений как гражданского, так и военного назначения.
СОСТАВ ПРОЦЕССОРНОГО МОДУЛЯ
В состав архитектуры процессорного модуля входят:
-
центральный процессор МС-24, работающий на частоте 80 МГц и имеющий двухъядерную архитектуру с универсальным и сигнальным процессором на одном кристалле (производство компании «Элвис»);
-
FLASHпамять для программ (8 Mб); ОЗУ 8 Mб;
-
последовательные интерфейсы устройств ввода/вывода:
ARINC-429, CAN,
MIL-STD-1553B,
RS-232,
QSPI (8 МГц);
- ПЛИС, реализующая развитую логику ввода/вывода дискретных и частотных сигналов, сторожевой таймер, контроллер прерываний и буферные каскады коммуникационных каналов.
Устройство работоспособно в диапазоне температур (-60° ... +85° )
Работает под управлением операционной системы QNX версии 6.
ПЛИС
Контроллер прерываний поддерживает:
- до 24 источников прерываний, 8 из них могут быть сконфигурированы в качестве внешних источников прерываний;
- настройку полярности прерывания от внешнего источника по переднему или заднему фронту.
Сторожевой таймер обеспечивает:
- контроль логики включения питания процессора;
- «привязку» процессора к своей временной базе;
- сброс процессора при его некорректной работе со сторожевым таймером;
- восстановление работы системы при корректной работе процессора после сброса.
ИНТЕРФЕЙСЫ ВВОДА-ВЫВОДА
Интерфейс MIL-STD-1553B обеспечивает:
- режим терминала (оконечного устройства);
- передачу данных по основному и резервному каналам.
Интерфейс ARINC-429 обеспечивает:
- режим выдачи и приема данных;
- размер приемного и передающего буфера FIFO — по 512 слова;
- скорость передачи — 12,5 кбит/c и 100 кбит/c.
Интерфейс RS-232 обеспечивает:
- скорость передачи данных от 300 бод до 115200 бод;
- число информационных бит от 5 до 8;
- количество стоп-бит: 1 или 2; наличие/отсутствие бита чётности;
- размер приемного и передающего FIFO 64 байта.
Интерфейс CAN обеспечивает:
- поддержку протокола версии 2.0A (B);
- размер буфера FIFO на прием и на передачу — по 32 сообщения;
- поддержку 29-и и 11-и битного идентификатора;
- программируемую скорость передачи до 1 Мбит/с.
Интерфейс QSPI обеспечивает:
- режим Master; адресацию до 32 устройств;
- общий для всех устройств буфер FIFO — по 128 слов на прием и на передачу;
- тактовую частоту интерфейса — до 8 МГц;